先進封裝邁向協同優化　AI算力擴張牽動底層架構

近期2026 OCP APAC Summit大會中的多場演講都顯示，隨著大型模型訓練、推論與代理式人工智慧（Agentic AI）工作負載擴張，晶片效能能否轉化為實際可用算力，愈來愈取決於記憶體頻寬、網路傳輸、電力供應及散熱等條件是否同步配合。

開放運算計畫（OCP）執行長George Tchaparian表示，OCP目前關注領域已擴及AI資料中心、雲端資料中心與AI運算連續體（AI Computing Continuum，AICC），並涵蓋電力、冷卻、開放韌體與管理架構，希望透過規格、設計與最佳實務，將超大規模資料中心累積的技術經驗普及到相關產業。其中，AICC為OCP與IOWN Global Forum共同推動的倡議，著眼於串聯不同規模的AI運算資源與區域使用者。對台灣供應鏈而言，這項發展也意味先進製程、封裝、載板、伺服器、網通及散熱等業者，需要更早交換系統設計資訊。

先進封裝進入系統驗證

台積電先進封裝技術暨服務副總經理何軍指出，AI對運算能力的需求，是近年3D積體電路（3DIC）與CoWoS快速成長的重要推力。先進封裝目前承擔的功能也持續增加，除了晶粒之間的高速電氣互連，還涉及高頻寬記憶體（HBM）、混合鍵合（Hybrid Bonding）、供電元件及矽光子等技術整合。

何軍表示，小晶片（Chiplet）架構可將不同功能模組拆分，再利用先進封裝整合，有助突破單一晶粒尺寸限制，也可降低全面遷移至最新製程所帶來的成本壓力。小晶片也可透過晶粒配對（Die Pairing），依據不同晶粒的電性與效能特徵進行組合，減少製程變異對封裝後整體效能一致性的影響。

這類能力對AI加速器的重要性正在提高。當單一封裝內包含更多高價值晶粒與HBM，除了封裝良率之外，如何選擇與配置晶粒，也可能影響產品效能與成本。何軍形容，先進封裝製造需要依據晶粒特性進行配對，使晶粒選擇與組合也成為影響封裝層級效能一致性的因素。

另一方面，封裝尺寸增加也提高製造難度。何軍表示，台積電目前已針對更大尺寸CoWoS進行量產及後續技術開發，並持續推進SoIC與混合鍵合能力。封裝尺寸擴大及垂直堆疊雖可增加互連密度，但材料熱膨脹係數差異、翹曲、機械應力與散熱等問題也會更加明顯。

當多種材料與晶粒排列得更緊密，不同元件之間的熱機械特性差異可能形成較大的應力梯度，使製程視窗與可靠度控制更為複雜。何軍因此特別強調系統技術共同最佳化（System Technology Co-Optimization，STCO），認為晶片與封裝開發須更早納入伺服器系統的實際使用條件。

他指出，過去高效能運算（HPC）使用的基板相對較厚，元件受到系統條件影響較不明顯；當封裝尺寸持續放大，PCB結構、被動元件配置與系統邊界條件對封裝可靠度的影響也開始增加。

何軍舉例，開發過程曾出現元件層級未觀察到明顯問題，但晶片導入特定系統後，晶粒邊緣缺陷出現變化；另一類情況則是元件測試條件較為嚴格，但安裝至實際系統板後並未呈現相同問題。這些經驗使晶片與封裝業者需要取得更精確的系統邊界條件，再利用晶片、封裝及板級機械模型進行模擬與驗證。

供應鏈多來源也增加這類驗證工作的複雜度。何軍指出，記憶體與ABF載板仍可能面臨供應壓力，採購端因此增加供應來源，但不同載板來源的機械與材料特性可能存在差異，進而影響CoWoS封裝製程更難控制（容錯變小），也增加後續系統整合與可靠度驗證的複雜度。企業採用多來源策略時，除了尺寸與電氣規格，也需要確認表面黏著技術（SMT）、翹曲及系統可靠度等條件。

因應AI產品開發週期縮短，台積電也正讓技術開發、製造與客戶產品設計更密切地平行推進。何軍表示，希望在量產前更早提供系統邊界條件並取得回饋，使材料、設備、製程及系統整合端能提早發現問題。對高價值AI晶片而言，若到系統整合後期才確認材料或機械條件不相容，往往會增加設計修改與驗證成本。

扇出封裝銜接光學與供電

日月光研發副總洪志斌則以異質整合觀點，將AI時代封裝技術歸納為先進封裝、光學互連及電力三個方向。他指出，效能、記憶體、封裝面積、功率與散熱需求同時提高，使封裝設計需要兼顧高密度電氣連線、資料傳輸效率與供電能力。

在先進封裝方面，洪志斌介紹扇出型晶片基板（Fan-Out Chip-on-Substrate，FOCoS）與FOCoS Bridge。FOCoS利用重佈線層（Redistribution Layer，RDL）整合處理器、記憶體與I/O晶片，再連接至封裝基板，以提高晶粒之間的互連密度。FOCoS Bridge則在需要更高密度互連的位置配置局部矽橋，其餘區域使用RDL連接，以減少對大面積矽中介層的需求。

這類設計提供另一種大型異質整合路徑。隨著AI封裝尺寸增加，所有區域未必需要相同互連密度，局部矽橋搭配RDL可讓高頻寬區域與一般連線區域採取不同設計方式，兼顧互連密度、封裝面積與製造成本。

洪志斌也談到將扇出製程延伸至較大面積載體的可能性。現行2.5D與扇出封裝多採晶圓形式生產，當單一產品面積增加，每片晶圓可容納的封裝數量會減少，面板級製程因此受到關注。若面板級製程能進一步成熟，將有機會提高大型封裝的生產面積利用效率，也因此成為後續封裝供應能力值得觀察的方向。

第二個方向是共同封裝光學（Co-Packaged Optics，CPO）。洪志斌表示，目前可插拔式光模組與處理器或交換晶片之間仍存在高速電氣傳輸路徑，當資料速率提高，電氣訊號傳輸所需功耗與訊號完整性壓力也會增加。將光學引擎移近主要運算或交換元件，可縮短這段高速電氣距離，因此被視為改善頻寬密度與能源效率的一項可能方向。

CPO同時提高封裝整合難度。電子積體電路（EIC）與光子積體電路（PIC）需要進一步整合至2.5D或3D架構，並處理整合、測試與光學性能等問題。洪志斌表示，若進一步採用3D堆疊等異質整合方式，整合密度仍有機會提升，但製程與驗證複雜度也會增加。

電力則是第3項課題。高功率AI晶片對供電效率相當敏感，洪志斌指出，若封裝內部維持較長的橫向電源路徑，傳導損耗會更值得關注。產業因而研究更直接的垂直供電方式，也嘗試將部分電源管理與被動元件往更靠近封裝或基板端整合，以縮短供電路徑並提升供電效率。

當電源轉換元件更靠近運算晶片，理論上可縮短供電路徑並降低部分傳輸損耗，不過也會增加散熱、封裝高度與製程整合難度。洪志斌認為，先進封裝、光學互連及供電未來將更加相互影響，晶片、封裝、系統與資料中心業者需要共同處理電氣、光學、熱與機械條件。

網路與機房決定有效算力

封裝提升單一節點的運算與記憶體整合能力後，網路能否持續提供足夠頻寬，也會影響大型AI叢集的設備利用率。Broadcom核心交換器事業群架構暨技術副總裁Mohan Kalkunte表示，大型AI模型訓練與推論本質上具有分散式運算特性，工作完成時間與推論Token吞吐量都可能受到網路架構影響。

他將AI網路區分為機櫃內Scale Up、資料中心內Scale Out及跨資料中心Scale Across。依其說明，Scale Up相關開放規格正處理XPU之間的傳輸效率、可靠度與拓樸需求；Scale Out則需要多路徑傳輸、選擇性重傳及壅塞控制等機制，降低高負載環境下的網路效率損失。共同封裝光學也被視為高速網路降低功耗的一項發展方向。

NVIDIA網路事業資深副總裁Gilad Shainer同樣指出，AI資料中心需要Scale Up、Scale Out、儲存網路與Scale Across協同工作。Microsoft雲端硬體基礎設施工程企業副總裁Gohar Waqar與雲端暨AI硬體策略副總裁Sushant Gupta則主張採取系統級共同設計，將矽晶片、平台、網路、資料中心、安全及永續條件納入整體規畫，以改善系統利用率與基礎設施成本。

資料中心供電與冷卻同樣逐漸提前進入設計階段。Google Cloud平台研發總經理暨台灣區負責人Greg Moore表示，AI工作負載的用電變化幅度較傳統IT工作負載明顯，資料中心除了總供電容量，也需要考量負載變化對電網的影響。隨著機櫃功率密度增加，高壓直流供電、固態變壓器（SST）、儲能及液冷等架構，正成為產業持續評估的技術選項。

開放協作降低整合風險

IOWN技術總監暨IOWN Global Forum技術工作小組主席Masahisa Kawashima則介紹OCP與IOWN Global Forum共同推動的AI運算連續體（AICC），希望藉由高頻寬與低延遲連線，串聯不同規模AI資料中心、企業與區域使用者。這項架構關注跨資料中心算力調度、遠端資料存取及資料主權，也顯示AI基礎架構的討論範圍正逐步延伸至區域網路與分散式資料基礎。

對台灣產業而言，這波技術發展顯示半導體與資料中心系統之間的工程關係更加緊密。大型封裝會受到PCB、載板與系統邊界條件影響，CPO需要同時處理電氣與光學整合，高功率運算也使晶片端電源供應與資料中心供配電的關聯提高。當其中一項設計條件調整，其他環節可能也需要重新檢視相關驗證條件。

何軍在演講中強調，元件級可靠度驗證已逐漸難以涵蓋大型AI系統的所有條件，希望藉由OCP取得更多系統端輸入，建立較完整的產業驗證方法與最佳實務。洪志斌也指出，先進封裝、光學互連與電力整合涉及多項設計條件，單一業者難以獨立完成，需要產業共同協作。

這也使供應鏈協作時間點持續前移。在產品進入量產前，晶片、封裝、材料與系統整合端需要更早交換系統邊界條件與驗證資訊。能否及早發現材料、製程及系統條件之間的差異，並縮短問題回饋時間，將成為AI基礎架構持續擴大部署時需要面對的重要工程課題。