羅宇呈指出，PQC導入嵌入式系統首先碰到的問題，是金鑰與簽章尺寸明顯增加，簽章、驗簽與金鑰產生也需要更多運算資源。對桌上型電腦或高效能處理器而言，額外延遲或許較容易吸收，但若是在Arm或RISC-V架構的微控制器（MCU）上以純軟體執行，效能與記憶體壓力會更加明顯。尤其安全啟動必須逐層驗證韌體簽章，驗證時間一旦拉長，就會直接反映在設備開機時間與使用體驗。
因此，羅宇呈認為PQC硬體加速器會成為晶片設計的重要環節。他表示，「團隊推出的晶片是市面上第一顆PUF-based PQC 晶片，實測比較軟體與硬體版本，在特定ML-DSA測試案例中，硬體加速可將延遲降低至百倍等級。」對資源有限的MCU而言，硬體化也可協助減少程式碼與記憶體占用，避免客戶為了支援PQC被迫提高處理器與記憶體規格。
振生半導體共同創辦人暨技術長羅宇呈指出，PQC遷移牽動架構與信任根設計，硬體安全將成產品競爭關鍵。
除了演算法效能，羅宇呈也把金鑰保護視為硬體安全的另一項核心。即使PQC提高公開金鑰密碼的抗量子能力，只要根金鑰遭到擷取，密碼服務仍可能失去保護效果。他以物理不可複製功能（PUF）比喻為晶片的指紋鎖，利用製程差異產生每顆晶片獨有的特徵，在需要使用金鑰時才重建秘密值，降低根金鑰長期儲存在一次性可程式化記憶體（OTP）而遭物理分析的風險。
羅宇呈表示，PUF設計仍須處理可靠度與老化問題，例如部分PUF可能因元件特性隨時間改變而出現位元翻轉，因此必須在電路設計與位元篩選機制上降低錯誤率。其目標是把PUF、PQC硬體加速與抗物理攻擊能力整合至硬體信任根，讓裝置身分、金鑰保護與安全啟動在晶片底層形成一致的信任基礎。
以安全啟動架構為例，相比傳統設計，羅宇呈說明，整合型安全晶片可在主處理器啟動前完成PQC簽章驗證，降低客戶導入PQC的材料成本（BOM Cost）。振生也已將PQC信任根IP整合至Arm運算子系統（CSS）先進製程相關設計， 並投入資料中心、國防與AI攝影機等應用，讓PQC遷移進一步落實到晶片層的信任與效能設計。
2026 PQC Taiwan｜企業後量子安全高峰論壇特別報導—會後報導：